반도체 시장 침체가 끝을 보이면서 기술 경쟁도 재개하는 분위기다. 한계에 부딪힌 공정 미세화를 극복하기 위한 다양한 방법이 시도되고 있다.

30일 VLSI 심포지엄에 따르면 삼성전자는 오는 11일 일본 교토에서 열리는 행사에서 파운드리 3나노 2세대 공정, SF3 특징을 발표할 예정이다.

삼성전자는 지난해 6월 3나노 1세대 공정(SF3E)을 세계 최초로 양산한 바 있다. 게이트 활용 면을 3면에서 4면으로 늘린 게이트 올 어라운드(GAA) 기술인 MBCFET을 처음으로 적용했다.

이번 SF3는 MBCFET 공정을 개선하는 방식으로 성능을 끌어올렸다. 내년부터 양산할 예정, 이미 대형 고객사 수주를 받았다고 밝힌 바 있다. 업계에서는 삼성전자가 이를 통해 TSMC를 넘어설 것으로 보고 있다. TSMC는 2025년부터 양산할 예정인 2나노 공정부터 GAA를 적용할 예정이다.

GAA가 '게임 체인저'로 떠오른 이유는 미세 공정 한계 때문이다. 나노 공정은 반도체 성능을 좌우하는 트랜지스터의 게이트 간격을 표시하는 숫자로, 게이트를 평면이 아닌 3차원으로 쓰는 핀펫 기술이 보편화하면서 실제 성능을 표현하기 어렵게 됐다. 여기에 웨이퍼를 만드는 실리콘 입자 크기가 0.3나노 수준으로, 미세 공정 난이도도 대폭 올라갔다. 반도체 성능을 높이기 위해서 미세 공정보다 GAA 기술이 더 효과적이라는 얘기다.

고유전율 금속 소재를 게이트에 적용한 HKMG 역시 같은 의미에서 중요하게 여겨진다. HKMG는 전자가 잘 흐르는 소재로 게이트를 만드는 기술로, 수나노대 공정에서 전자가 의도치 않게 흐르는 '터널링'현상을 최소화할 수 있다. 인텔을 시작으로 최근에는 국내외 반도체 업계에서 보편화됐다. 실리콘 웨이퍼에 고유전율 금속을 증착하기 위한 원자층박막(ALD) 기술이 핵심, ASM과 램리서치 등 글로벌 기업이 시장을 주도하는 가운데 국내 소부장 업계도 경쟁력을 빠르게 높이는 추세다.

다만 이같은 노력으로도 전공정을 통해 집적도를 높이기는 쉽지 않다는 주장이 이어지고 있다. 2년마다 집적도를 2배 높인다는 '무어의 법칙'을 지키기 어렵게 됐다는 것.

당장 파운드리 업계는 1나노 이하 미세 공정인 '옹스트롬' 시대에 회의적인 분위기다. EUV 장비 운용 난이도가 워낙 높아 차세대 장비인 하이NA EUV를 얼마나 활용할 수 있을지 미지수인데다가, 2~3나노도 이전 공정과 비교해 비용이 크게 치솟는 반면 성능 향상은 그에 미치지 못한다는 비판이 이어지고 있어서다.

메모리 업계도 차차세대 제품 개발을 고심중이다. 당초 10나노급을 6세대까지로 예상했지만 공정 문제로 10나노급 7세대(1d)까지 후퇴한 상황, 그나마도 1d D램 부터는 공정 반복 횟수도 크게 늘어날 수밖에 없어 시장성에 의문도 커지고 있다.

이에 따라 칩을 쌓아올리는 패키징 기술이 현실화하고 있다. 평면 집적도를 높이지 못한다면 위로 쌓아서 해결하겠다는 것. 국제반도체장비재료협회(SEMI)는 글로벌 반도체 패키징 재료 시장이 연평균 2.7% 성장해 2027년 298억달러(한화 약 40조원) 규모가 될 것으로 예상하기도 했다.

TSMC가 일찌감치 기판을 없애는 패키징 기술로 대규모 수주를 이끌어낸 가운데, 삼성전자도 아이큐브를 비롯한 패키징 기술 개발과 함께 올해 어드밴스드 패키지(AVP)를 신설하는 다양한 노력을 기울이고 있다. 이른바 '비욘드 무어'가 대세가 된 것. Arm도 무어의 법칙을 지키겠다던 원조 인텔 역시 최근 패키징 기술도 무어의 법칙에 포함된다며 전향적인 입장을 밝히기도 했다.

D램도 패키징 기술인 HBM이 대안으로 자리 잡았다. 수나노대부터는 웨이퍼를 합치는 패키징 기술, 하이브리드 본딩으로 수직 구조로 개발 중으로 알려졌다. 한 IT 전문매체에 따르면 삼성전자만이 트랜지스터 구조를 3차원화하는 4F 스퀘어 도입을 염두에 두고 연구를 진행 중으로 미세 공정을 한단계 업그레이드 한다는 계획. 다만 아직 내부 평가 중으로 아직 현실화는 미지수라는 전언이다. 성공하더라도 그 다음은 3D D램을 적용할 수밖에 없다.