반도체 소자의 성능을 평가하는 핵심 지표가 실제보다 최대 30배나 부풀려져 측정돼 왔다는 연구 결과가 나왔다.

울산과학기술원(UNIST) 반도체소재·부품대학원 김정환·정창욱 교수 연구팀은 박막 트랜지스터 소자에서 전계 효과 전하 이동도를 측정할 때 소자의 기하학적 구조에 따라 심각한 오류가 발생할 수 있다는 사실을 밝혀내고, 이를 방지할 설계 기준을 제안했다고 3일 밝혔다.

전하 이동도는 반도체 내에서 전류가 얼마나 빠르게 이동하는지 보여주는 수치로, 고성능 칩 개발의 성패를 좌우하는 핵심 지표다. 이 값이 높을수록 소자는 빠르게 작동하며 전력 효율도 좋아진다.

문제의 원인은 프린지 전류다. 채널 폭이 전극보다 넓을 경우 전류가 정규 통로인 채널뿐 아니라 전극 바깥 주변부로도 흘러 샛길 전류를 형성한다. 측정 장비는 이 모든 전류를 더해 계산하기 때문에 성능이 과대 평가되는 것이다.

연구팀은 이 문제를 막을 구체적인 설계 기준을 제시했다. 채널 폭을 전극 폭보다 좁게 만들거나, 불가피한 경우 전극 폭이 소자 길이(L)의 12배 이상이 되도록(L/W ≤ 1/12) 설계해야 한다는 것이다.

실험과 시뮬레이션 결과 이 기준을 지키면 프린지 전류 영향이 사라지고 정확한 측정이 가능했다. 연구팀은 또 반도체 박막 물질 자체의 특성을 측정하는 홀 이동도를 함께 활용해 교차 검증할 것을 권장했다.

김정환 교수는 "측정 오류는 성능이 과대평가된 소재를 차세대 기술로 오인하게 만들어 연구 자원 낭비를 초래하고 반도체 산업 발전을 저해할 수 있다"고 지적했다.

이번 연구는 에이씨에스나노(ACS Nano)에 10월 21일 게재됐으며, 과학기술정보통신부 한국연구재단과 산업통상자원부의 지원을 받았다.